서론
현대 실리콘 기반 반도체는 무어의 법칙에 따라 약 24개월마다 소자 집적도가 두 배로 증가하며 발전을 이루어 오고 있으나, 전자 소자의 크기가 극한에 가깝게 작아지면서 트랜지스터의 Short Channel Effect, Drain Induced Barrier Lowering 문제점 등이 대두되는 등 물리적 한계에 직면하고 있다.[1] 이러한 트랜지스터 소자의 소형화(Scaling)에서 오는 문제점들을 해결하기 위해 고유전상수(High-k) 게이트 물질의 도입, Fin 형태의 게이트를 갖는 전계효과 트랜지스터 (Fin-shaped field-effect transistor, FinFET) 및 게이트-올-어라운드(Gate-all-around)와 같은 멀티게이트 구조의 적용 등 다양한 전략이 시도되고 있으나, 실리콘 반도체 재료 자체가 작아지며 발생하는 표면 거칠기의 문제, 양자 터널링 문제 등 채널 길이를 물리적으로 수 nm 크기로 줄이는 데는 한계가 있는 것으로 알려져 있다.[2] 이에, 기존 실리콘 기반 반도체 기술에서 벗어나, 새로운 반도체 재료의 도입 또는 소자 구조 기술의 혁신을 통해 무어의 법칙을 지속하려는 소위 ‘모어 무어(More-Moore)’ 연구들이 활발히 진행되고 있다.[3]
이러한 상황에서 2차원 반데르발스(van der Waals) 반도체는 새로운 반도체 재료로서 유망한 대안으로 주목받고 있다. 전이금속 칼코젠 화합물(Transition metal chalcogenides, TMCs)으로 대표되는 2차원 반도체는 기존 실리콘 기반 반도체와 달리, 층상형의 구조를 갖고 있어 단층의 형태에서 1 nm 두께 이하로 존재할 수 있으며, 층상 물질의 반데르발스 결합 특성에 의해 자체적으로 부동태(Self-passivated) 된 표면을 갖고 있다. 따라서 얇은 두께의 채널을 갖고 있음에도 불구하고, 전하 이동시 표면 산란(Surface scattering)이 적어 실리콘으로 대표되는 3차원 반도체들에 비해 우수한 전하 이동도(Carrier mobility) 획득이 가능하다. 특히, 2차원 전이금속 칼코젠 화합물은 소재 자체의 낮은 유전 상수 및 원자층 두께 덕분에 수송자의 정전기적 제어가 쉽게 가능하므로, 향후 소자 소형화 한계를 극복할 수 있는 새로운 소재군으로 평가받고 있다.[4]
그러나 전이금속 칼코젠(Chalcogen) 화합물 기반의 2차원 반도체는 칼코젠 공공(Vacancy)과 같은 결함으로 인해 계면 트랩(Interface trap)과 의도치 않은 도핑이 발생하고, 이는 소자 특성의 불균일성과 이동도 감소를 초래하는 문제로 작용한다.[5] 또한, 이러한 결함을 정밀하게 제어하면서도 대면적으로 균일한 2차원 물질을 합성하는 것은 여전히 기술적 도전 과제로 남아 있으며, 대면적 합성된 소재의 전하 밀도(Carrier concentration), 전하 이동도 등의 주요 전기적 특성들을 정확히 평가하고, 신뢰할만한 수준의 통계적 데이터를 확보하는 것이 향후 상용화를 위하여 매우 중요하다. 이에 더하여, 2차원 반도체는 금속 전극과 채널 사이에서 쇼트키 접합(Schottky contact)이 형성되기 쉽고, 짧은 채널길이를 갖는 전계효과 트랜지스터(Field-effect transistor, FET)에서는 접촉 저항의 영향이 매우 크므로, 접촉 저항과 반도체 면저항을 분리하여 추정할 수 있는 소자 측정 방법에 대해 정확히 이해하고, 추출된 파라미터들을 알맞게 비교 분석하는 것이 필요하다.
이에 본 논문에서는 2차원 반도체 트랜지스터의 전기적 특성 평가에 활용되는 대표적인 전기적 측정법을 소개하고 주요 파라미터 추출을 위한 방법들을 제시하고자 한다. 특히, 4단자법(Four-terminal method), 홀 측정법(Hall measurement), Transfer line method (TLM)의 세 가지 대표적인 측정 기법을 소개하고, 전계효과 전하이동도(Field-effect mobility)와 쇼트키 장벽 높이(SBH, Schottky barrier height) 등의 파라미터 추출을 위한 여러 기법들을 구체적으로 다룬다. 나아가, 상기 파라미터를 포함한 다양한 전기적 특성들을 비교하여 2차원 전계효과 트랜지스터의 성능을 평가하고 2차원 반도체 기술이 향후 지향해야 할 발전 방향에 대해 고찰한다. 이를 통해 2차원 반도체의 물성 분석 시 기준점으로 활용 가능한 신뢰성 높은 파라미터에 대한 이해를 제고하고, 궁극적으로는 해당 분야 연구의 정확성과 재현성을 향상하는 데 기여하고자 한다.
본론
2.1 2차원 트랜지스터 특성 평가를 위한 전기적 측정법
2차원 전계효과 트랜지스터 특성평가에서 채널의 본래 저항(면저항)과 전극-채널 계면에서 접촉저항을 정확히 분리 및 측정하는 것은 소자의 진정한 전기적 성능을 파악하기 위한 필수조건이다. 특히 접촉저항이 전체 저항에 미치는 영향이 큰 2차원 반도체 채널의 경우 단순 2단자법으로는 이동도나 전도도 등 주요 파라미터가 크게 왜곡될 수 있으므로, 4단자법과 TLM, 그리고 홀 측정법과 같은 분석 기법을 활용하여 면저항와 접촉저항을 독립적으로 평가해야만 정확하고 신뢰할 수 있는 소자 특성 측정 데이터를 얻을 수 있다. 따라서 2.1에서는 이러한 전기적 측정법에 대해서 아래와 같이 소개하고자 한다.
4 단자법 (4 Terminal method, 4TM)
4단자법(four-terminal method)은 2차원 반도체의 채널 저항, 전도도, 이동도 등 주요 전기적 특성을 정밀하게 측정할 수 있는 방법이다. 2차원 반도체의 경우, 3차원 반도체에 비해 채널과 전극 사이의 접촉 저항이 전체 저항에 미치는 영향이 훨씬 크기 때문에, 기본적인 2단자법(Two-terminal method)을 이용할 경우 측정 오차가 크게 발생할 수 있다. 예를 들어, 2단자법을 통해 전계효과 전하이동도(Field-effect mobility, μFE)를 측정할 경우, 접촉 저항의 영향으로 인해 실제보다 과소평가된 이동도 값이 관찰될 수 있다.[6] 반면, 4단자법은 측정 전류와 전압 경로를 분리함으로써 접촉 저항의 영향을 배제할 수 있어, 2차원 반도체의 고유한 전기적 특성을 보다 정확하게 평가할 수 있다.[7]
Fig. 1(a)와 같이 네 개의 전극이 일렬로 배치된 형태를 Line geometry, Fig. 1(b)와 같이 시료의 네 꼭짓점에 전극이 연결된 형태를 van der Pauw geometry라 한다. Line geometry에서는 바깥쪽 두 전극(S/D)을 통해 전류를 인가하고, 안쪽 두 전극(2,3) 간의 전압 차이를 측정함으로써 채널의 고유 저항을 구할 수 있다. 이 방식은 2단자법 결과와 비교하여 접촉 저항을 분리⋅계산하는 데에도 유용하다. Van der Pauw geometry에서는 측정하고자 하는 소재를 기준으로 수평(AD) 또는 수직(DC) 방향으로 전류를 흐르게 하고, 이에 따른 전압 차이(BC, AB)를 측정함으로써 시료의 면저항(Sheet resistance)과 전도도(Conductivity)를 계산할 수 있다.
4단자법을 이용한 저항 및 전도도 측정 방법은 다음과 같다. Line geometry에서 바깥쪽 두 전극(소스/드레인)에 전류를 인가하여 측정된 전류값을 IDS, 전류 흐름에 따라 측정된 안쪽 두 전극(전극 2, 3) 간의 전압 차이를 v23 이라 할 때, 옴의 법칙에 의해 채널의 고유 저항은 다음과 같이 정의된다.
2차원 반도체 소자에서 전체 저항은(Rtot) 채널 고유 저항(RCH)과 접촉 저항(RC)의 합으로 표현되며(Rtot = RCH + 2RC), 2단자법에서 측정한 전체 저항과 4단자법으로 측정한 채널 저항을 비교함으로써 접촉 저항을 계산할 수 있다. 접촉 저항은 다음과 같이 나타낼 수 있다.[6]
Fig. 1.
Electrical characterizations of 2D FETs with the four-terminal method and the Hall measurement. (a, b) Schematics of (a) line geometry of a bottom-gated transistor device with a 2D semiconducting channel for the four-terminal measurement, and for (b) van der Pauw geometry. (c) Schematic diagram of the invasive contact between the four-terminal electrodes and the channel. (d) Schematic diagram of the non-invasive contact between the four-terminal electrodes and the channel. (e) Schematic indicating the Hall-bar geometry of the device for the Hall measurement method, where S and D represent the source/drain electrodes, respectively. (f) ρxx, ρxy graphs according to the B field, showing the SdH oscillation of the channel transport.
이때, L은 전류 인가 전극(소스/드레인) 사이의 거리, l은 전압 측정 전극(2번/3번) 사이의 거리이며, R2p, R4p 는 각각 2단자법과 4단자법을 통해 측정된 저항을 의미한다.
van der Pauw 구조의 4단자법은 2차원 소자의 면저항 및 전도도를 측정하는 데 유용하게 활용된다. 우선, 수평 방향 측정을 위한 저항은 다음 식을 이용하여 구한다.
이때 평균 수평 저항은 R H o r = R A D , B C + R D A , C B + R B C , A D + R C B , D A 4
마찬가지로 수직 방향 저항은 다음과 같다.
수직 평균 저항 역시 위와 같은 방법으로 R Ver = R A B , D C + R B A , C D + R D C , A B + R C D , B A 4
이 값들을 van der Pauw 식에 대입하면 면저항(RSH) 은 아래 식을 통해 계산되며 그를 통해 전도도 값도 얻을 수 있다.
여기서 t 는 채널 두께를 뜻한다. 이 방법을 통해 소자에 수평 및 수직 방향으로 전류를 흘려 얻은 저항으로부터 면저항과 전도도를 계산할 수 있다. 또한, 게이트 전압(VGS)에 따른 면저항의 변화에 따라 4단자법 전계효과 전하이동도(μFE,4) 역시 추출 가능하고 그 방법은 다음과 같다.[8]
이때, q는 전자의 전하량, ρ는 비저항을 의미한다.[9] 이러한 4단자법을 이용해 측정된 대표적인 재료들의 특성으로서, 2차원 반도체인 MoS2의 경우 이동도(μ) 70 cm2 V-1 s-1, 접촉저항(Rc): 14kΩ⋅μ m [10]이 보고된 바 있으며, Ultra thin body silicon-on-insulator (UTB-SOI)의 경우 이동도 6 cm2V-1s-1, 캐리어 농도(n2D) 9 ×1012 cm-2[11]로 추출된 바 있다. 이때, 캐리어 농도는 n 2 D = C O X ( V G S − V t h ) q
상기의 4단자법은 전류와 전압을 분리하여 측정할 수 있어 소자의 본질적인 이동도 및 저항을 평가하기에 유리하지만, Fig. 1(c)와 같이 전압 프로브가 채널 위에 침습적(Invasive)으로 위치할 경우에는 몇 가지 한계가 존재한다. 예를 들어, 전압 측정 단자와 채널 간 접촉 저항이 문턱 전압(Threshold voltage, Vth) 변화를 야기해 그로인한 이동도 과대평가가 이루어질 수 있다.[12] 또한, 전류가 채널 대신 전압 단자를 통해 우회하는 current shunting effect가 발생할 수 있다. 이로 인해 채널 저항 RCH 값이 실제보다 과대하게 측정되어, 결과적으로 접촉 저항이 과소평가될 수 있기 때문에 정확한 측정을 위해선 Fig. 1(d)와 같은 비침습적 구조의 소자를 제작해야 한다.[13] 마지막으로, 2차원 소자의 낮은 채널 저항 대비 높은 공통 모드 전압은 측정 신호의 정확도에 영향을 줄 수 있기 때문에, 높은 common mode rejection ratio를 갖춘 측정 시스템이 요구되며, 측정 오류를 최소화하기 위해서는 중간 전압 단자가 수 μV 수준의 미세한 차동 신호를 정확히 검출할 수 있어야 한다.[14]
홀 측정법 (Hall measurement)
도체나 반도체에서 전류가 흐를 때, 전류 방향에 수직한 자기장을 인가하면 로렌츠 힘(Lorentz force)에 의해 캐리어의 편향이 발생한다. 이로 인해 캐리어는 전류와 자기장 모두에 수직한 방향으로 재분포하여 로렌츠 힘을 상쇄하게 되는데 이를 홀 효과(Hall effect)라 하고, 캐리어 재분포로 인한 시료 내부에서의 전압 차이를 홀 전압(VH)이라 하며, 다음과 같이 표현된다.
이때 d는 물질의 두께, RH 는 홀 상수(Hall coefficient), r은 홀 산란인자(Hall scattering factor)를 나타낸다. RH 는 캐리어의 종류에 따라 부호가 달라지는데, p형 반도체에서는 양수, n형 반도체에서는 음수를 띠므로, 측정된 홀 전압의 부호를 통해 주된 캐리어의 종류를 판별할 수 있다. 또한, 홀 상수를 통해 소자의 비저항(ρ) 값을 알고 있다면 위의 식을 통해 캐리어의 홀 전하 (Hall carrier) 이동도(μ)를 계산할 수 있다.[15]
2차원 반도체의 홀 측정 시 소자는 Hall-bar 구조 또는 van der Pauw 구조로 제작된다. Fig. 1(e)에 나타난 Hall-bar 구조의 소자는 총 6개의 전극으로 구성되어 있으며, 전압 측정 전극은 채널에 비침습적으로 연결되어 있다. 소스와 드레인 사이에 전류 IDS 를 인가하고, 그에 수직한 방향으로 자기장 (B)을 인가함으로써 홀 전압을 측정할 수 있다. 측정 과정에서는 자기장의 방향과 세기를 변화시키며, 이에 따른 홀 전압의 변화를 분석하여 캐리어 농도 n2D 를 다음 식을 통해 계산할 수 있다.[14]
van der Pauw 구조에서는 4단자법에서 인접한 두 전극에 수직, 수평방향으로 전류를 가하고 나머지 두 개의 전극에서 전압 차이를 측정한 것과 다르게 서로 반대편에 위치한 두 전극(AC, BD)에 전류를 흘려주고 나머지 두 개의 전극(BD, AC)에서의 전압 차이를 계산해 홀 전압을 측정하는데, 측정의 신뢰도를 높이기 위해 자기장의 방향을 정방향(P)과 역방향(N)으로 바꿔가며 반복 측정하며, 이때 얻어진 전압 차이의 평균값을 홀 전압으로 사용한다.[16]
2차원 소자의 전기적 특성 측정 시, Hall 측정과 함께 Shubnikov– de haas (SdH) 효과를 관찰하기도 한다. SdH 효과는 수 K의 저온 및 강한 자기장 하에서 자기장의 세기를 변화시킬 때, 금속 및 반도체의 전기저항이 진동하는 현상으로, 2차원 소자의 고품질성 및 균일성을 평가하는 지표로 활용된다.[6] Fig. 1(f)에서 볼 수 있듯이, SdH 효과는 일반적으로 xx 방향 저항(ρ ₓₓ)이 최솟값에 도달할 때, Hall 저항(ρxy)이 선형적으로 증가하지 않고 평탄한 형태의 plateau-like 구조로 나타나는 것으로 확인할 수 있다. 이러한 SdH 진동은 캐리어의 종류, 밀도, 이동도를 분석하는 데 활용되며, lifshitz-kosevich 방정식을 통해 캐리어의 유효 질량을 파악하는 데에도 사용될 수 있으나 이와 관련한 자세한 설명은 본고의 주요 논점을 벗어나므로 생략하고자 한다.[17,18]
홀 효과 측정은 소자의 이동도 값이 5cm2V-1s-1이상일때 nH ≈ nFE, μH ≈ μFE 의 관계가 만족하여 소자 특성 평가에 유리하다. 또한, 제작된 소자가 비정상적 특성을 나타낼 경우, 홀 측정을 통해 해당 소자의 캐리어가 예상대로 작동하는지 확인해 볼 수 있어 2차원 반도체 소자의 전기적 특성 측정에 중요한 방법 중 하나이다.[19] 그러나, 홀 측정을 위해서는 소자를 hall-bar, van der Pauw 형태로 변형해야 하며 변형 과정에 의한 소자 성능 저하가 불가피하다. 또, DC 자기장 기반의 홀 측정법을 사용할 경우, 오차 조절을 위해 자기장 방향을 바꾸어 측정하는 과정에서 측정 시간이 길어지기 때문에 그에 따른 소자 특성 변화를 고려해야 한다.[20] 추가로, 일반적인 하부 게이트(back gate) 형태의 트랜지스터 소자에서는 자기장 변화에 따른 이력 현상(hysteresis)에 의해 이동도 및 캐리어 농도가 약 1,000배가량 과대평가될 수 있다.[21] 따라서, 홀 측정법은 2차원 반도체 소자의 캐리어 농도와 이동도를 평가할 수 있는 유용한 방법이지만, 소자 특성과 측정 환경에 따라 측정 오차가 발생할 수 있으므로 해당 사항을 염두에 두어야 한다.
Transfer Line Method (TLM)
TLM는 면저항 및 접촉 저항을 측정하는 데 널리 사용되는 방법으로, 채널 길이에 따른 전체 저항의 변화를 분석하는 방식이다. 전체 저항은 Fig. 2(c)와 같이 각각의 채널 길이에 대한 VDS - IDS 곡선을 통해 구할 수 있으며, 다음 식을 만족한다.
Fig. 2.
Electrical characterization of contact resistance via TLM (Transfer length method). (a) Device structure for TLM measurements, with different channel lengths indicated from L1 to L5. (b) Atomic force microscopy image, showing the Ni-contacted MoS2 transistor with TLM structure (Lc: channel length). Adapted from Ber et al. Adv. Electron. Mater. 2023;9.6:2201342, with permission of John Wiley and Sons.[24] (c) Schematic showing IDS - VDS plot for the channel length in TLM measurements. (d) Rtot - Lc plot for the channel length, indicating the extraction of contact resistance (Rc) and sheet resistance (RSH) via TLM measurements. (e) Contact resistance and theoretical limit for carrier concentration (n2D) of MoS2 and other semiconductors. Adapted from Li et al. Adv. Funct. Mater. 2024;34.38:202474, with permission of John Wiley and Sons.[28]
따라서 채널 길이 L에 따른 Rtot 그래프에서 기울기는 면저항(RSH)에 해당하며, y절편은 접촉 저항의 2배 (2RC)로 해석할 수 있다. 면저항은 다음 식을 만족한다.
따라서 캐리어 농도(nD)와 면저항이 정확히 측정되면, 해당 값을 바탕으로 이동도(μTLM)도 측정할 수 있다. 이 때 이동도는 접촉 저항의 영향에 무관한 재료 본연의 이동도처럼 취급될 수 있으므로, intrinsic mobility 라고도 표현되기도 한다.[22] 이러한 TLM 법은 정확한 측정을 위해서 여러 채널 길이에 대해, 낮은 VDS조건(선형 영역)에서 I - V특성을 측정해야 하며, 최소자승법(Least squares fitting)을 통해 그래프를 추정함으로써 y절편 도출 시의 오차를 최소화하여야 한다.[23]
TLM 측정을 위한 소자는 Fig. 2(a,b)와 같은 구조로 구성되어 있다. 전극은 채널에 다양한 간격을 둔 채 배치되어 있으며, 그에 따라 여러 채널 길이에 대한 전체 저항을 얻을 수 있다. 전체 저항과 채널 길이는 선형적 관계에 있기 때문에, 각 측정값에 대하여 최소자승법을 통해 직선 형태의 그래프를 얻을 수 있고, 해당 그래프에서 면저항과 접촉저항을 추출할 수 있다(Fig. 2(d)). 이 때, 채널 길이에 따른 전체 저항의 그래프에서 저항의 단위가 Ω이 아닌 Ω⋅μ m인 이유는 전체 면적에 대한 저항이 아닌 채널의 단위 폭(width)당 저항을 나타냈기 때문이다.
추가로, 2차원 물질에서의 접촉 저항은 접촉 비저항(ρc)과 면저항(RSH)에 의해 결정되며, 이들의 관계는 다음과 같다:
여기서, LC 는 접촉 길이(Contact length)로서 소자에서의 실제 금속 전극의 접촉된 길이이며, L T = ρ c R S H
여기서 h는 플랑크 상수, q는 단위 전하, n2D 는 캐리어 면밀도이다. 그러나 이러한 최소값을 실현하기 위해서는 엄격한 에너지 밴드 정렬과 계면에서의 파동 함수 정합이 필요하며, 실험적으로 구현이 어려운 조건이다.[25]
Fig. 2(e)는 MoS2를 포함한 다양한 반도체 물질에 대해 접촉 저항을 캐리어 면밀도에 따라 정리한 자료로, 상기 수식 13의 이론적 한계값과 비교함으로써 2차원 반도체 소자의 특성을 평가하는데 유용한 벤치마크 지표로 활용될 수 있다. Fig. 2(e)에서 확인되듯이 접촉 저항을 낮추기 위한 다양한 접근이 시도되어 왔으며, 대표적으로 MoS2 채널에 대해 그래핀을 전극으로 사용하거나, phase engineering을 적용한 사례가 있다. 또한 최근 연구에 따르면, 준금속 안티모니(Semimetallic antimony)를 전극으로 사용하여 MoS2 단층 채널과의 밴드 혼성화(Band hybridization)를 통해 이론적 한계(Quantum limit)에 근접한 접촉 저항을 달성하였다.[25,26]
한편, 4단자법(Four-terminal method)에서는 전압 측정 단자가 채널과 직접 접촉함에 따라 전류 경로에 영향을 미쳐 접촉 저항 계산에 오차를 유발할 수 있다. 반면, TLM 방식은 전극이 채널 사이에 직접 맞닿지 않아 이러한 영향을 배제할 수 있어 접촉 저항 측정에 널리 사용된다. 그러나 TLM 역시 소자 제작 과정에서의 특성 저하가 발생할 수 있으며, 2차원 채널의 면저항이 미세하게 변동하더라도 측정된 접촉 저항에는 약 세 배 이상의 편차가 발생할 수 있다. 실제로 30% 이상의 소자 간 변동성이 빈번히 관찰되기 때문에 TLM을 통해 얻은 접촉 저항의 신뢰성을 확보하기 위해서는 높은 온 전류(Ion)의 제시가 필요하다.[27] 또한, 측정 결과 비교 시, 게이트 전압 기준의 비교는 이력 현상 등으로 인해 정확하지 않을 수 있으므로, 동일한 캐리어 농도 기준으로 저항 값을 비교하는 것이 적절하다.[23]
2.2 2차원 트랜지스터 비교 평가를 위한 주요성능 지표 추출
이하의 장에서는 2차원 전계효과 트랜지스터의 전기적 특성 평가에 필요한 주요 파라미터들 중 특히 전계효과 전하이동도와 이에 영향을 끼치는 내부(Intrinsic) 및 외부적(Extrinsic) 요인을 고찰하고자 한다. 이어, 2차원 전계효과 트랜지스터에서 intrinsic mobility의 특징적 측면에 대하여 논한다. 다음으로, 쇼트키 장벽(Schottky barrier)에 대해 소개하고, 페르미 레벨 고정(Fermi level pinning) 현상과 2차원 전계효과 트랜지스터에서 널리 사용되는 대표적인 쇼트키 장벽 추출 기법들을 소개한다.
전계효과 전하이동도(Field-effect mobility)
2차원 반도체 소자의 성능을 평가하는 핵심 지표 중 하나는 전하 운반자의 속도를 반영하는 이동도이다. 이동도는 다양한 산란 메커니즘을 반영하는 여러 종류가 있으며, 측정 방식과 조건에 따라 그 해석이 달라진다. Intrinsic mobility(μ0)는 이상적인 조건에서 격자 진동(Phonon scattering)만을 고려하여 정의된 이동도로, 재료 자체의 고유한 성능을 평가할 때 활용된다. 반면, 홀 이동도는 홀 효과를 기반으로 측정되며, phonon, 불순물, trap 등 실질적인 모든 산란 요인을 포함한다. 특히 접촉 저항의 영향을 상대적으로 덜 받는다는 장점이 있으나, 2차원 소재에서는 신호 세기가 매우 약해 측정이 어렵다는 한계를 가진다. 이와 달리 전계효과 전하이동도는 전계 효과 트랜지스터의 전기적 특성을 기반으로 간단하게 추출할 수 있으며 2차원 전계효과 트랜지스터의 성능을 직관적으로 평가하는 데 적합하다. 그러나 trap state, 기판의 종류, 금속 전극과의 접촉 저항 등 다양한 외부 요인의 영향을 받기 때문에, 재료의 고유 특성 평가에는 hall mobility나 intrinsic mobility와의 비교⋅보완이 필요하다.
전계효과 전하이동도에 영향을 주는 요인은 크게 내부적 요소와 외부적 요소로 나눌 수 있다. 내부적 요소는 온도, 재료의 밴드 구조, 유효 질량, phonon 산란 등과 같이 물질 자체에 기인한 특성이다. 예를 들어, 그래핀은 Dirac dispersion을 갖고 있어 전자의 유효 질량이 매우 작고 산란이 적어 높은 이동도를 보이지만, 유효 질량이 크고 phonon 산란에 취약한 2차원 물질들은 상대적으로 낮은 이동도를 가진다. 2차원 물질의 층수에 따라 이동도는 초기 증가 후 감소하는 경향이 있으며, 이는 물질이 두꺼워질수록 내부 산란이 심해지기 때문이다. 다양한 산란 및 결함 요인에 따라 변하는 2차원 전계효과 트랜지스터의 이동도는 온도에도 영향을 받는다.
Fig. 3(a)는 MoS2 단일층 전계효과 트랜지스터를 기준으로 포논 산란, 불순물 산란, trap state, 구조적 결함 등 여러 요인이 이동도를 어떻게 감소시키는지 제시되어 있다. 이처럼 실제 소자 환경에서는 다양한 요인들로 인하여 이상적인 intrinsic mobility보다 낮은 이동도가 2차원 전계효과 트랜지스터에서 나타날 수 있음을 알 수 있다. 반면, 외부적 요인은 재료 외부 환경이나 소자 구조에 의해 결정된다. 대표적으로는 Si O2와 같은 게이트 산화막과의 계면에서 형성되는 trap states, 소자 제작 중 도입되는 잔류물, grain boundary, 그리고 전극과 채널 사이의 쇼트키 장벽 및 접촉 저항, 고전기장 및 고농도 도핑조건, 채널길이 및 두께 등이 있다.[29,30] 이동도는 도핑 유형에 따라서도 달라질 수 있다. 일반적으로 n형 반도체의 경우에 mobility가 높지만, 예외도 존재한다. 예를 들어 2차원 흑린(Black phosphorene)의 경우, p형일때가 n형 일 때 보다 이동도가 더 빠르다는 연구 결과가 있다(관련 내용은 추가로 후술됨).[31]
Fig. 3.
Extraction of field-effect mobility. (a) Schematic diagram of the mobility degradation mechanism of MoS2 FET due to various scattering mechanisms. Adapted from Zhuo et al. Research 2023;6:0057, with permission of Science and Technology Review Publishing House.[32] (b) Transfer curve (IDS - VGS) used to extract peak transconductance (gm). The field-effect carrier mobility is extracted from the Peak gm point of the IDS - VGS transfer curve. (c) Two-dimensional conductivity (σD) as a function of VGS at various temperatures. (d) Effective mobility as a function of VGS at various temperatures.
Peak transconductance method는 2차원 전계효과 트랜지스터의 전계효과 전하이동도를 추출하기 위한 대표적인 방법 중 하나이다. 이 방법은 gate 전압에 따른 drain 전류의 민감도를 나타내는 transconductance (gm = dIDS/dVGS)를 기반으로 한다. 일반적으로 gm 은 VDS가 Vth이상이 되는 Strong inversion 영역에서 증가하다가 다시 감소하며, 그 중 최대값이 되는 Strong inversion 영역에서 증가하다가 다시 감소하며 gm max 는 해당 소자의 전하 유도 효율이 가장 높을 때의 특성을 반영한다. 이 값을 이용하여 전계효과 전하이동도는 아래 식과 같이 계산된다.
Fig. 3(b) 에서도 보다시피 이 방법은 2단자 소자에서도 실험적으로 간단하고 빠르게 적용할 수 있는 장점이 있으며, 특히 2차원 전계효과 트랜지스터에서 기본 특성 평가를 위해 널리 사용된다. 그러나 접촉 저항이나 채널 비균일성, gate 전압 세팅 범위 등에 따라 측정된 이동도가 실제보다 과소평가 될 수 있는 한계가 존재한다. 따라서 peak transconductance method는 간단한 이동도 비교에는 적합하지만, 절대적인 수치 평가에는 보조적 방법과의 병행이 권장된다.
Y-함수법 (Y-function method, YFM)에 의한 전하이동도의 추출
Y-함수법은 2단자 측정으로 얻은 트랜지스터의 전달 특성, 특히 선형 영역에서의 드레인 전류와 transconductance 사이의 관계를 이용하여 접촉 저항(RC)을 추출하기 위한 분석 방법이며, 동시에 이동도도 함께 추출할 수 있는 수학적 기법이다. TLM은 여러 개의 소자 제작이 필요하며, 많은 면적을 차지하지만, YFM은 단일 소자로도 RC와 이동도를 추출할 수 있다. 특히 2차원 FET처럼 크기가 작고 복잡한 소자에서 유용하며, 흑린, MoS2 및 그래핀과 같은 2차원 소재를 사용하는 트랜지스터 기술에 적용되어 왔다.[33,34] Y FM를 위한 드레인-소스 전류 (IDS)는 우선 다음 수식으로 표현될 수 있다.
여기서 VGS는 게이트-소스 전압, Vth는 문턱 전압, RC는 접촉 저항, COX는 산화막의 정전 용량, W는 채널 폭, L은 채널 길이이다. 이 때 Transconductance (gm)는 아래 수식 16과 같으며, gm 과 IDS간의 비율을 수식 17과 같이 나타낼 수 있고, 이를 Y-함수라고 부른다.
이렇게 구해진 이동도는 이론적으로 게이트 전압과 무관하게 일정해야 하며, 측정값이 이를 만족하면 좋은 접촉 특성과 정확한 이동도 추출을 의미한다. Y FM은 전하가 채널을 따라 이동할 때 겪는 일종의 저항인 intrinsic mobility degradation을 무시하기 때문에 채널 저항을 과대평가하게 되고, 결과적으로 접촉저항을 더 높게 추정하게 되는 문제가 생길 수 있다.
기존의 YFM (아래 YFM1으로 명명)을 개선한, “수정된 YFM 방법” (YFM2)도 존재한다. 기존의 Y FM방법이 I D S g m
전하이동도의 체계적인 비교를 위한 고려사항
2차원 반도체 재료에서의 intrinsic mobility는 결정 구조, 유효 질량, 전하 산란 메커니즘 등 재료 고유의 물리적 특성에 의해 결정된다. 이때 mobility는 전자(Electron)와 정공(Hole) 각각에 대해 다르게 나타나며 이는 해당 재료가 n형 과 p형 중 어떤 유형에서의 동작이 더 적합한가를 판단하는 기준이 된다. 일반적으로 전자는 정공보다 유효 질량이 작고 산란에 덜 민감하기 때문에, 대부분의 2차원 반도체에서는 전자 이동도가 정공보다 높다. 예를 들어, 대표적인 TMCs 계열 물질인 MoS2와 WS2는 conduction band가 낮고 electron effective mass가 작아 n형 도핑 시 높은 전자 이동도를 보이며, intrinsic hole mobility는 상대적으로 낮아 p형 동작은 제한적이다. 이에 따라 해당 재료에서의 전계효과 전하이동도 또한 대부분 전자 이동도 기반의 n형 특성으로 보고된다.
물론 예외도 있다. 흑린은 경우에 따라 전자와 정공 모두를 수송 할 수 있는 ambipolar 특성을 갖지만, n형 도핑 시 전자-포논 상호작용이 강하고 conduction band 근처에 satellite valley가 존재하기 때문에 전자의 이동도가 낮아지는 경향을 보인다.[31] 이처럼 2차원 물질의 도핑 유형을 변화를 통해 2차원 전계효과 트랜지스터의 mobility 성능을 개선시킬 수 있다. 두께 조절에 따라 n형, p형, ambipolar 등 다양한 동작 모드를 구현할 수 있는 WSe2기반 FET에 산소 플라즈마 처리와 같은 표면 개질 공정을 통해 전자에서 정공 도핑으로 특성을 전환함으로써 mobility를 3배 이상 향상시킨 사례도 있다.[37]
또한 2차원 전계효과 트랜지스터의 성능은 단순히 재료 고유의 intrinsic mobility뿐만 아니라, 공정 및 접촉 구조에 의해서도 크게 달라질 수 있다. 그 중 하나의 예로는, 금속과 2차원 반도체 사이의 접촉 특성을 개선하기 위한 계면층 삽입이다. 이는 전하 주입 효율을 높이고 전계효과 전하이동도를 향상시키는 데 효과적이다. 예를 들어, 기존의 Ti/MoS2 접합 구조에 MoSe2를 계면층으로 삽입하여 온도 전반에 걸쳐 2차원 전도도(σ2D) 및 유효 이동도(effective mobility, μeff)가 Ti/MoS2 구조보다 향상시킨 연구가 있다.[38] 이는 계면의 쇼트키 장벽이 줄어들고 carrier injection이 원활해졌기 때문에 나온 결과이다. 한편, 해당 연구에서 성능확인 지표로에 제시된 2차원 전도도는 2차원 반도체 소자의 전류 흐름 특성을 나타내는 중요한 파라미터로, 다음과 같이 정의된다.
σ2D 는 단위 면적당 전류가 얼마나 잘 흐르는지를 나타내며, 특히 2차원 재료처럼 두께가 원자층 수준으로 얇은 경우에는 기존의 3차원 전도도(σ= J/E)보다 더 정확성이 높다. Fig. 3(c)와 같이 일반적으로 σ2D 는 gate 전압이 증가함에 따라 증가하는 경향을 보이는데, 이는 채널 내의 캐리어 밀도가 증가하기 때문이다. 다음으로 유효 이동도는 전계효과 트랜지스터에서 채널을 따라 흐르는 전하 운반자의 평균적인 이동 능력을 나타낸다. 일반적으로 유효 이동도는 측정된 σ2D 와 게이트 정전용량(CGS), 게이트 전압 및 문턱 전압의 차이를 이용하여 다음과 같이 정의된다.
이 식에서 볼 수 있듯이, gate 전압이 증가하면 carrier 밀도가 증가하고, 커진 σ2D 로 인해 effective mobility도 커지게 된다. Fig. 3(d)에서와 같이 온도의 영향 또한 중요한데, 온도가 높아질수록 mobility는 감소하는 것이 일반적이다. 온도가 높아질수록 phonon 수가 증가하고, 이는 carrier가 phonon과의 충돌, 즉 phonon scattering을 더 자주 겪게 되어 이동도를 감소시킨다. 다만, 수십 K 이하급의 저온 환경에서는 phonon보다 불순물 산란(Impurity scattering)이 지배적으로 작용하므로, 이 경우에는 오히려 온도 증가에 따라 mobility가 증가하는 현상도 관측이 된다. 하지만 일반적인 실온 이상 조건에서는 mobility는 phonon scattering에 의해 감소한다.
이처럼 2차원 재료의 이동도 특성을 종합적으로 이해하기 위해서는 intrinsic electron/hole mobility의 절대값 비교뿐 아니라, 캐리어 유형에 따른 특성 차이, 공정 및 접촉 조건이 전계효과 전하이동도에 미치는 영향, 그리고 n형 또는 p형 반도체 구현의 용이성을 함께 고려해야 한다. 하지만 mobility가 높다고 해서 반드시 소자의 품질이 우수하다고 단정할 수는 없다. 한 연구에서는 2-불순물 모델(Two-impurity model)을 기반으로 이동도와 소자 품질은 무질서 분포의 서로 독립적인 함수일 수 있음을 보여주었다.[39] 이처럼 2차원 전계효과 트랜지스터의 성능을 종합적으로 이해하기 위해서는 mobility의 절대값 비교 뿐만 아니라, 재료 특성, 공정 조건, 전기적 응답의 다면적 분석이 수반된 통합적인 평가 접근법이 요구된다.
반도체-금속 접합의 계면 특성 및 쇼트키 장벽 이론
2차원 전계효과 트랜지스터에서 관찰되는 높은 접촉 저항의 근본적인 원인으로 금속과 2차원 반도체 계면에서 형성되는 높은 쇼트키 장벽을 뽑을 수 있다. 전통적인 실리콘 기반 전계효과 트랜지스터에서는 금속-반도체 계면이 도핑을 통해 밴드 정렬이 가능하여 대부분 오믹 접합(Ohmic contact)을 형성하는 반면, 2차원 재료는 이온 주입 공정(Ion implantation)에 의한 도핑이 어렵고, 금속과 2차원 반도체간 결합이 반데르발스 힘에 의존하거나 계면에서의 쉬운 결함 형성에 인해 쇼트키 접촉이 형성되기 쉽다. 이 때 형성되는 쇼트키 장벽 높이(SBH)는 금속에서 2차원 반도체로의 캐리어 주입 장벽을 의미한다. 이러한 쇼트키 장벽이 존재할 경우, 게이트 전압에 따라 전하의 수송 메커니즘이 달라진다.
게이트 전압 인가에 따른 전하의 수송 메커니즘을 Fig. 4(a-c)에 나타내었다. Fig. 4(a)와 같이 VGS가 flat band 전압보다 낮은 경우에는, 소자는 오프(Off)상태 이며 Thermionic emission에 의한 소수의 carrier만이 장벽을 넘어 전도에 기여한다. Fig. 4(b)와 같이 VGS가 flat band에 도달하면 밴드가 평평해지며, 소자가 온(On)상태로 동작되기 시작한다. 특히 이때는 터널링에 의한 효과로 Thermionic Field Emission와 Field Emission이 일어나기 시작한다. 다음으로 Fig. 4(c)와 같이 VGS가 더욱 증가하게 되면 터널링 기반의 전류 주입이 지배적으로 작용하게 된다. 따라서 이러한 전하의 수송 메커니즘 상태를 변화시키는 기준은 쇼트키 장벽의 크기에 밀접하게 연관되어 있으며, 접촉 저항, 온/오프 비(On/Off ratio), Subthreshold Swing(SS) 등의 전기적 특성에 직접적인 영향을 미친다.
Fig. 4.
Changes in charge transport mechanisms due to Schottky barriers. (a-c) Charge transport mechanisms according to the relationship between VGS and VFB. (d) Schematics of ideal metal-2D semiconductor contacts and non-ideal metal-2D semiconductor contacts. (Adapted from Liu et al. Adv. Mater. 2022;34:2108425, with permission from Wiley and Sons.[40]) (e) Band alignments of ideal n-type and p-type metal-semiconductor junctions. (f) Schematic depicting Fermi level pinning of a metal contacts’ work function (ΦM) to a gap state (i.e., charge neutral level, ΦCNL) at the metal-2D semiconductor junction in a 2D field-effect transistor when the Fermi level pinning factor (S) is zero.
이상적인 금속 –반도체 접합에서의 쇼트키 장벽 높 이는 금속의 일함수와 반도체의 전자친화도(Electron Affinity, χ) 에 따라 Schottky– Mott 법칙으로 정의된다.
이 관계식에 따르면, 금속의 일함수를 조절함으로써 쇼트키 장벽 높이를 선택적으로 제어할 수 있어야 한다. Fig. 4(e)는 이러한 Schottky-Mott 법칙을 이용해 이상적인 n형과 p형 반도체-금속 접합의 밴드 정렬에서 쇼트키 장벽 높이를 추출할 수 있음을 보여준다.
하지만, 2차원 반도체 기반의 소자에서는 금속–반도체 계면에 존재하는 다양한 결함 및 상태들로 인해 이상적인 쇼트키 장벽 높이 조절이 어렵다는 문제가 쉽게 대두된다. 특히, 금속–2차원 반도체 계면에서는 페르미 레벨 고정현상에 의해 금속의 일함수와 상관없이 쇼트키 장벽 높이가 거의 일정하게 유지되는 경향이 있다. 2차원 전계효과 트랜지스터에서 페르미 레벨 고정의 주요 원인은 금속-반도체 접합 계면에서 형성되는 인터페이스 트랩(Interface traps)으로, 이는 금속의 전자파동함수가 반도체의 밴드갭 내로 침투하며 형성되는 금속 유도 갭 상태(MIGS, Metal-induced gap states)와, 결함이나 불완전한 결합, 불순물 등으로 인한 결함 유도 갭 상태(DIGS, Defect-induced gap states)에 의해 유발된다.
Fig. 4(d)은 이상적인 금속과 2차원 반도체의 접촉과 실제 접촉에서의 차이를 도식화 한 그림이다. 이상적인 경우, 금속과 반도체는 van der Walls gap으로 분리되어 있어 전자파동함수의 침투가 존재하지 않고, Schottky-Mott 법칙에 따라 장벽이 형성된다. 하지만 실제 접촉에서는 계면 결함, 오비탈 중첩, 전기 쌍극자 형성 등의 효과가 발생하며, 이로 인해 다양한 전이 상태들이 반도체의 밴드갭 내에 형성돼 페르미 레벨이 고정된다. 금속 유도 갭 상태는 계면에서 금속의 전자가 반도체 방향으로 감쇠하여 침투함으로써, 비국소적인 전이 상태를 형성하는 현상이다. 결함 유도 갭 상태는 산화물 계면의 결함이나 잔류물 등 국소적인 요인에 의해 형성되며, 특히 에너지 밴드 중간 영역에 고정된 준위로 작용하여 페르미 레벨을 고정시키는 데 기여한다. MIGS, DIGS외에도 표면 상태, 결함 관련상태 등이 인터페이스 트랩 형성에 영향을 미친다. 이러한 페르미 레벨 고정을 정량적으로 설명하기 위해 고정 간격 이론(Fixed separation theory), 가변 전자친화도 이론(Variable electron affinity theory), 결합 분극화 이론(Bond polarization theory) 등 다양한 이론이 제안되어 왔다.[41]
상기 원인에 의하여 금속–반도체 접합에서 형성되는 인터페이스 트랩(Interface Traps)은 결국 반도체 밴드갭 내에 고정된 에너지 준위를 형성하여, 금속의 일함수와 무관하게 소자의 페르미 준위를 전하 중성점(Charge neutrality level, CNL) 근처로 고정시키는 페르미 레벨 고정을 유도한다. 이러한 현상을 고려한 수정된 쇼트키 장벽 높이 식은 다음과 같다.
여기서 S는 피닝인자(Pinning factor)로, 0≤S≤1의 값을 가지며, S=1일 경우 이상적 비피닝 접합, S=0일 경우 완전한 핀 현상을 의미한다. Fig. 4(f)에서 보다시피 S=0에 가까울수록 금속의 페르미 레벨은 2차원 반도체의 전하 중성점에 고정되게 된다. 따라서 2차원 전계효과 트랜지스터 소자에서는 페르미 레벨 피닝을 억제할 수 있는 구조 설계 및 계면 엔지니어링이 중요하다. 이를 위한 Depinning 전략이 대두되고 있으며, 대표적인 방법으로는 Density of Interface Traps(Dit)저감, 계면 부동태화(passivation), 엣지 접촉(Edge contact) 방식이 있다.
Dit 는 반도체와 절연체 또는 금속–반도체 계면에 존재하는 전자 상태 밀도를 의미하며, 이는 페르미 레벨 고정의 주요 원인 중 하나이다. 따라서 Dit을 감소시키는 것은 S의 값을 증가시켜 이상적인 쇼트키 장벽 높이 조절을 가능하게 한다. 이를 위해 금속과 2차원 반도체 사이에 절연층(h-B N, Al2O3) 또는 그래핀 계면층을 삽입하는 방식이 있으며, 이때 터널링 장벽이 생겨 전하 주입 효율은 다소 감소하지만, 금속과 반도체의 전자적 상호작용을 억제함으로써 Schottky-Mott 관계를 회복시키는 데 기여한다. 예를 들어 금속과 MoS2 사이에 얇은 h-BN 필름을 삽입하거나,[42] 초박막 TiO2 계면층을 삽입하여 페르미 레벨 고정과 게이트 의존적 쇼트키 장벽을 극복하는 연구가 있으며 이는 일종의 depinning 효과를 유도한다.[43]
다음으로 부동태화(Passivation) 기법은 금속-반도체 또는 절연체-반도체 경계면에서 발생하는 dangling bond나 화학적 결함 상태를 화학적으로 비활성화 시키는 방법이다. 특히 2차원 소재의 경우, 박막 구조 특성상 표면이 전체 부피에 차지하는 비중이 매우 커서 인터페이스 결함이 소자 성능에 미치는 영향이 크다. 이때 부동태화를 통해 결함을 안정화시켜 depinning을 할 수 있다. 대표적인 부동태화 방법으로는 반응성 산소를 활용해 2차원 TMCs 소재의 칼코젠 공공을 산소로 채우는 UV/O3 또는 플라즈마 처리방식[44], 기능성 분자가 자가조립 방식으로 계면에 정렬되어 결함 부위를 차단하거나, 금속-반도체 간의 전기적 dipole을 조절하는 Self-Assembled Monolayers 방식,[45] 금속 표면에 직접 원자 단위의 부동태층을 도입하는 방식[46] 등이 있다. 이러한 부동태화 기술은 다른 depinning 전략(계면층 삽입, edge contact 등)과 병행 사용되었을 때 시너지 효과를 내며, 전반적인 소자 신뢰성과 동작 특성 향상에 기여한다.
마지막으로, 1D edge contact는 가장 강력한 depinning 전략 중 하나로 주목받고 있다. Yang et al. (2019)의 연구[47]에서는 금속이 MoS2의 엣지(Edge)에 직접 접촉하도록 설계된 1D edge contact 구조를 통해 페르미 레벨 고정없이 금속 일 함수에 따른 밴드 정렬이 Schottky-Mott 관계를 정확히 따름을 실험적으로 입증하였다. 이러한 1D edge contact는 van der Waals gap이 존재하지 않아, 금속–2차원 반도체 간 강한 결합과 낮은 터널링 장벽이 형성되어 고효율 캐리어 주입과 높은 소자 성능을 동시에 달성할 수 있다.
열방출 이론을 통한 쇼트키 장벽의 추출 방법
다양한 쇼트키 장벽 높이 추출 방법은 측정 방식, 분석 장비, 추출 파라미터 등에 따라 구분되며, 2차원 반도체 소자의 특성에 맞춰 폭넓게 적용되고 있다. 따라서 체계적인 소자 분석을 위하여 각각의 측정 원리와 특성을 중심을 잘 파악하여야 한다. 쇼트키 장벽 높이를 추출하는 다양한 방법 중 열방출 이론(Thermionic emission theory)을 활용하는 것이 잘 알려져 있다. 이는 온도에 따른 전도도, 즉 온도에 따른 쇼트키 장벽의 영향을 정성적으로 분석함으로써 가능하다. 예를 들어 2차원 물질의 밀도 상태에 따라 수정된 열방출 이론은 다음과 같이 표현된다.
여기서 I2D 는 드레인 전류, A*2D 는 2차원 물질에 대한 richardson 상수, φB는 유효 장벽 높이(Effective thermionic barrier height), W는 채널 폭, T는 온도, q와 kB는 각각 전하와 볼츠만 상수이다. 2차원 richardson 상수, VDS의 영향과 ideality factor n이 추가로 고려될 수 있다. 이 때 온도의 지수 3/2는 2차원 전자 기체 모델에 기반한 전하 캐리어 밀도와 전도 특성을 반영하기 위한 요소로서, 기존 3차원 재료의 T2 항 대신 활용되어 매우 얇은 두께의 채널을 갖는 2차원 반도체 소재에 사용된다. 상기 수식 23를 로그 변환하여 arrhenius 형태로 정리하면 다음과 같다.
이 방정식을 In(I2D/T3/2) 대 1/T로 도식화하면 Fig. 5(a) 와 같이 선형 그래프가 얻어지며, 기울기로부터 φB를 정량 추출할 수 있다. 특히, 평탄 밴드 조건(Flat-band condition)에서 표면 전위 효과가 제거되면 φB ≈ φSB를 만족하여, 실제 쇼트키 장벽 높이를 보다 정확하게 반영할 수 있다.
Fig. 5.
Schottky barrier height extraction methods. (a-b) Extraction of Schottky barrier height extraction method using the Arrhenius model. (c-d) Schottky barrier height measurement using KPFM. (c) Band alignments before contact between the sample and the metal probe in a 2D field-effect transistor. (d) When an external electrical contact is formed, the Fermi level is equilibrated and the band of the sample bends upward, inducing an electrostatic potential difference. Based on the eVCPD, the Schottky barrier height of the metal-semiconductor interface can be estimated.
또한, 정확한 쇼트키 장벽 높이 추출을 위해서는 두 가지 전제 조건이 충족되어야 한다. 첫째, 접촉 저항이 전체 소자 저항을 지배해야 하며, 이는 짧은 채널 길이에서 TLM을 통해 관찰할 수 있다. 둘째, 터널링 전류의 영향이 무시 가능해야 하며, 이를 위해 소자를 flat-band 조건으로 튜닝하거나 적절한 온도 조건에서 측정이 이루어져야 한다. 만약 열방출 외에 열보조 터널링(Thermionic field emission)이나 직접 터널링(Field emission)이 동시에 존재할 경우, 추출된 쇼트키 장벽 높이는 과소평가될 수 있어 추가적인 해석이 필요하다.[48]
Park et al. 의 연구에서는 단일층 MoS2와 다양한 기판 간의 전자 준위 정렬 관계를 실험적으로 분석한 결과, 기판의 유전율(εᵣ)과 기판 일함수가 밴드갭, 전자친화도, 이온화 에너지를 실질적으로 변화시킨다는 사실을 제시하였다.[49] 특히 유전율이 큰 기판 위에서는 전기적으로 유도된 밴드갭 축소 현상이 관측되었고, 이로 인해 쇼트키 장벽 또한 단순한 φm - χ관계를 따르지 않게 된다. 이를 기반으로 저자들은 유전 상수에 따라 변하는 에너지 준위 정렬을 반영할 수 있는 확장된 Schottky-Mott Rule (Expanded Schottky– Mott Rule)을 제안하였으며, 이는 2차원 소자에서 보다 정확한 쇼트키 장벽 높이 예측을 가능하게 한다고 설명하였다. 또한, 2차원 반도체의 경우, 두께가 원자 수준이기 때문에 전류 수송 메커니즘에 터널링, field emission, trap-assisted tunneling 등의 기여가 포함될 수 있어 고온 구간의 선형성만을 활용하여 추출하는 것이 일반적이다. MoS2,[50] WSe2,[51] 흑린[52] 등 다양한 2차원 전계효과 트랜지스터에서 arrhenius 방법을 활용해 쇼트키 장벽 높이를 분석한 연구들이 있으며, depinning 전략 적용 전후의 쇼트키 장벽 높이 변화를 비교하는 데도 활용이 될 수 있다.
쇼트키 장벽의 다양한 추출 방법
열방출이론 이외에, UPS (Ultraviolet photoelectron spectroscopy)를 활용하여 쇼트키 장벽의 크기를 측정할 수 있다. UPS는 금속과 반도체 사이의 일함수(Work function) 및 정렬된 밴드 구조를 직접 측정함으로써 쇼트키 장벽 높이를 정량화하는 대표적인 표면 분석 기법이다. 자외선 광원을 시료에 조사해, 광전자 방출을 유도하고, 이들의 에너지 분포를 측정하여 페르미 준위와 가전자대 정점(VBM, Valence band maximum) 사이의 상대 위치를 얻을 수 있다. 이를 통해 금속의 일함수와 반도체의 전자 친화도(Electron affinity) 및 VBM 위치를 비교함으로써 Schottky-Mott 이론 기반의 쇼트키 장벽 높이 계산이 가능하다. 이렇듯 UPS는 2차원 전계효과 트랜지스터의 접촉 엔지니어링 연구에서 중요한 도구로 활용된다.[43,53] UPS는 비파괴적이면서 표면 전자 구조 측정이 가능하다는 점에서 강점이 있으나, 초고진공 환경에서 수행되어야 하며, 단순한 수직적 계면 구조의 경우에만 해석이 상대적으로 명확하다는 단점도 존재한다.
Kelvin probe force microscopy (KPFM)는 비접촉 원자력 현미경(AFM) 기반의 표면 전위 측정 기법으로, 금속과 반도체 사이의 접촉 전위차(CPD, Contact potential difference)를 측정함으로써, 식 25와 같이 work function 차이를 추정할 수 있다. 특히 2차원 전계효과 트랜지스터에서 KPFM은 금속-반도체 접촉부의 쇼트키 장벽 높이, Fermi Level 위치, 계면 전하 분포 등 전기적 접촉 특성을 공간적으로 분석하는 데 널리 활용된다. Fig. 5(c,d)와 같이 KPFM은 tip과 시료 사이의 정전기적 상호작용을 이용하여 CPD를 측정하며, 이를 통해 국소적인 일함수 차이를 정량화 할 수 있다.
이 때, 금속의 일함수와 반도체의 전자 친화도를 알면 Schottky-Mott 이론을 사용해 다음과 같이 이론적 쇼트키 장벽 높이를 구할 수 있다.
즉, 금속의 일함수(φm)와 반도체 표면의 전위 분포를 KPFM으로 측정하면 쇼트키 장벽 높이에 대한 상대적 변화를 추정할 수 있다.
KPFM은 bias 전압을 인가하지 않아도 쇼트키 장벽 높이의 상대적인 분포를 파악할 수 있다는 점에서 전기적 측정 대비 비파괴적이나, 표면 트랩, 잔류 분극, 도메인 벽 등 계면 특성에 매우 민감하다. 이 때문에 KPFM으로 측정한 CPD 값만 가지고는 정확한 쇼트키 장벽 높이 추출이 어려워, 대신 내부 광전자 방출(Internal photoemission)을 기반으로 한 Scanning photo current microscopy (SPCM)을 사용하기도 한다.
SPCM은 소자 내 특정 위치에서의 광전류(Photo response)를 측정함으로써, 접촉 부위의 쇼트키 장벽 높이를 정량 분석할 수 있는 기법이다. 금속-반도체 경계에서 밴드갭보다 낮은 에너지의 광원을 조사하여 금속 내 전자를 들뜨게 한 뒤, 금속-반도체 계면을 넘어 반도체로 주입되는 내부 광전자 방출(Internal photoemission)을 유도한다. 이러한 광전류는 쇼트키 장벽 높이에 매우 민감하게 반응하기 때문에, 금속 접촉부 근처의 photo current를 wavelength 별로 측정하여 Fowler 모델로 피팅하면, 위치별 쇼트키 장벽 높이 추출이 가능하다. SPCM은 KPFM의 CPD기반 쇼트키 장벽 높이 간접 측정에 비해, 잔류 분극이나 전하 트랩의 영향을 상대적으로 덜 받으며, 직접적인 전하 주입 메커니즘을 반영하기 때문에, 2차원 강유전체 전계효과 트랜지스터의 특성 분석에서 강점을 가진다.
Chu et al. 연구에서는 α-In2Se3 기반 FeS-FET 소자의 저항 변화 메커니즘을 분석하기 위해 KPFM과 SPCM을 병행하여 활용하였다.[54] KPFM만으로는 쇼트키 장벽 높이의 정밀한 추출에 한계가 있음을 언급하고, 실제 쇼트키 장벽 높이 변화는 내부 광전자 방출 기반의 SPCM분석을 통해 정량적으로 측정하였다.
주사터널링현미경(STM, Scanning tunneling microscopy)과 주사터널링분광법(STS, Scanning tunneling spectroscopy)는 2차원 소재의 원자 수준의 구조 및 전자 밴드 구조를 동시에 분석할 수 있는 고분해능 기법으로, 금속–반도체 계면에서의 쇼트키 장벽 높이와 페르미 레벨 위치를 국소적으로 추출하는 데 효과적으로 사용된다. 특히 STS는 탐침 위치에서 전압 변화에 따른 터널 전류의 미분값(dI/dV)을 측정함으로써, 시료의 국소 전자 상태 밀도(LDOS, Local Density Of States)를 반영하는 스펙트럼을 제공한다. Le Quang et al.은 STM/STS 측정을 통해 graphene/TMCs (MoSe2, WSe2) 계면의 전자 밴드 정렬 및 쇼트키 장벽 높이 차이를 분석하였다.[55] 또한 Sui-An Chou et al.은 STM/STS를 이용해 단일층 및 이중층 WSe2의 쇼트키 장벽 높이 차이를 정량화 하였다.[56] 이러한 측정방법들 외에도 전도성 원자힘 현미경(Conductive atomic force microscopy), 밀도 범함수 이론(DFT, Density Functional Theory) 계산 등이 쇼트키 장벽 높이를 추출하는 데 고려된다.
2.3 2차원 트랜지스터 성능 비교 분석을 위한 추가 고려사항
2차원 반도체 기반 전계효과 트랜지스터의 성능을 종합적으로 비교⋅평가하기 위해서는 앞서 설명한 주요 전기적 파라미터뿐 아니라, 문턱 전압(Threshold voltage, Vth), 포화 전류(Saturation current, isat또는 ION), 온/오프 비, 그리고 SS 등의 주요 파라미터가 추출되어야 한다.[57] 또한 측정 신뢰도를 확보하기 위해 이러한 지표들에 대하여 소자 간 변동성(Device-to-device variation) 평가도 병행되어야 한다.
문턱 전압은 채널 내 캐리어 농도와 전력 소모에 영향을 미치므로, 정확한 측정이 요구된다. 대표적인 추출 방식으로는 Fig. 6(a)의 파란색 곡선과 같이 같이, IDS - VGS 곡선의 선형 영역을 외삽하여 x절편을 구하는 linear method, Fig. 6(a)의 초록색 곡선과 같이 IDS = ICC 이 되는 게이트 전압을 Vth 로 간주하는 constant current method가 있으며 앞서 언급한 Y-function method (YFM)를 이용한 보외법이 있다. 특히 접촉저항에 의해 성능이 지배되는 전계효과 트랜지스터에서는 YFM 기반 방법이 보다 유효한 것으로 보고된다. 문턱 전압은 추출 방식에 따라 Vth값에 차이가 존재하므로, 사용된 측정 방법의 명시가 필요하다.[58]
Fig. 6.
Key parameter extraction methods from IDS-VCS curves. (a) Threshold voltage extraction using linear, constant current method on IDS-VCS curves. (b) SS calculation from log (IDS) - VCS curves.
포화 전류 및 온/오프 비는 소자의 스위칭 특성과 직결되며, 동작 속도를 결정하는 핵심 지표로 간주된다. Fig. 6(a)의 IDS - VGS 곡선에서 드레인 전류의 최대값이 포화 전류이며, VGS가 0 V일 때의 드레인 전류값이 ION이다.
위의 식으로 정의되는 전환 지연 시간에 따라 높은 ION 은 빠른 동작과 신뢰성 높은 소자 구현에 유리하다. 그러나, 오프 상태에서의 누설 전류(leakage current)가 클 경우 전력 소모가 증가하고 소자 열화가 유발될 수 있으므로, 온/오프 비를 함께 고려해야 한다. 포화 전류는 드레인 전압 VDS, 게이트 오버드라이브 전압 (VGS - Vth), 캐리어 농도에 따라 달라지며, 측정 시 이들 조건을 명확히 기술해야 한다.[22]
마지막으로, SS는 트랜지스터가 오프 상태에서 드레인 전류가 10배 증가하는 데 필요한 게이트 전압의 크기를 나타내며, 다음 식으로 정의되고, Fig. 6(b)와 같이 표현할 수 있다.
여기서 Cchannel 는 채널의 정전용량, Cins 는 유전체의 정전용량을 의미한다.[59] SS는 이론적으로 상온에서 최소값인 60 mV/dec을 가지며, 이를 볼츠만 한계(Boltzmann limit)라 부른다. SS는 소자가 낮은 전압에서도 얼마나 효과적으로 동작하는지를 나타내는 척도로, 저전력 소자 구현에 있어 중요한 지표이다. 2차원 반도체에서 우수한 SS 특성을 확보하기 위해서는 채널과 게이트 유전체 간 계면의 화학적 안정성과 물리적 품질을 유지하여 계면 반응성과 열화를 최소화하는 것이 필요하다.[23]
상기 서술된 2차원 반도체의 주요 소자 파라미터에 대해 향후 Table 1에서 제시된 기술적 목표를 달성할 수 있다면, 기존 실리콘 기반 반도체에서 2차원 반도체로의 기술적 전환 가능성이 있을 것이라고 해석될 수 있다. 예컨대, Table 1에 제시된 intermediate target은 현재 2차원 반도체가 단기적으로 넘어서야 할 기술적 한계를 의미하며, 두 번째 단계인 critical target은 실리콘 기반 최첨단 소자와 동등한 수준의 성능 확보를 위한 목표치를 나타낸다. 마지막으로, long-term target은 2차원 반도체가 실리콘 소자의 성능을 초월하여, 차별화된 고유 성능을 실현할 수 있는 장기적 목표를 의미한다.[27] 이때, ION및 ION/OFF의 열화는 쇼트키 장벽 감소에 따른 열방출 전류 증가로 인한 ION/OFF감소 등에서 기인한다.[60] 향후 대면적 균일성 확보 및 집적 회로 공정 호환성 연구를 바탕으로 소형화된 2차원 전계효과 트랜지스터에서 Table 1에 제시된 성능 목표를 돌파함으로써, 상용화 단계로 한걸음 나아갈 수 있는 근거가 마련되기를 기대해본다.
Table 1.
Intermediate, critical, and long-term target of 2D semiconductor FETs. Reproduced from Fei et al. InfoMat 2022;4.10:e12355, with permission of John Wiley and Sons.[60]
결론
2차원 반도체의 전기적 특성을 평가하기 위해 본 연구에서는 4단자법, 홀 측정법, TLM 등의 대표적인 측정 기법을 고찰하였다. 4단자법은 소자의 전계효과 전하이동도 측정 및 2단자법과의 비교를 통한 접촉 저항 계산에 활용된다. 이 방법은 line geometry 또는 van der Pauw geometry에서 측정되며, 측정을 위한 소자의 가공 과정이나 전극 및 채널 간 침습적 접촉으로 인해 소자 특성 저하 및 이동도 과소평가가 발생할 가능성이 있다. 홀 측정법은 캐리어 농도, 면저항, 전계효과 이동도를 정밀하게 측정하는 데 유용하며, 나아가 SdH 진동을 관찰함으로써 양자 효과에 대한 분석도 가능하다. 그러나, 측정 환경에서 기인한 시간에 따른 소자 특성 변화 및 이력 현상으로 인해 측정값에 오류가 유발될 수 있음을 고려해야 한다. TLM은 전극이 채널과 직접 접촉하지 않고 채널 사이에 배치되기 때문에, 접촉 저항 측정 시 널리 사용된다. 하지만, 측정을 위한 소자 제작 과정에서 발생하는 소자 특성 저하와 함께, 접촉 저항이 면저항 변화에 민감하게 반응함으로써, 소자 간 측정 오차가 발생하기 쉽다는 한계가 존재한다.
다음으로 파라미터 추출 측면에서는, 2차원 전계효과 트랜지스터의 핵심 지표인 전계효과 전하이동도와 쇼트키 장벽 높이에 주목하였다. 전계효과 전하이동도는 소자의 성능을 직관적으로 판단할 수 있는 파라미터로, 금속-2차원 반도체 간의 접촉 저항 및 trap state와 같은 외부 요인의 영향을 고려한다. 이를 추출하기 위한 방법으로 Transconductance 방법과 Y-함수법을 소개하였다. 이와 함께, 2차원 전계 효과 트랜지스터의 이동 도를 개선하기 위한 기존 연구들을 소개하며 2차원 전계 효과 트랜지스터의 이동도는 재료의 도핑 유형(n/p), 접촉 구조, 계면 엔지니어링 등에 따라 개선될 수 있음을 확인하였다. 쇼트키 장벽은 금속과 2차원 반도체 계면에 서의 전하 주입 장벽으로, 소자의 온/오프비, 접촉 저항, SS등에 영향을 미치며, 이를 추출하기 위한 Arrhenius 방법 및, UPS, KPFM/SPCM, STM/STS 등의 방법을 소개하였다. 2차원 반도체 기반의 소자에서 주로 발생하 는 페르미 레벨 고정 현상을 소개하며, 이를 완화하기 위한 전략으로 Dit lowing, 부동태화, 1D edge contact 방법과 각 방법의 한계를 소개하였다. 이러한 파라미터 들의 정확한 추출은 2차원 전계효과 트랜지스터의 정밀 한 성능 평가와 설계 최적화의 기반이 될 것이다.
2차원 반도체가 차세대 반도체 기술로 각광받으며 활발히 연구됨에 따라, 이에 대한 다양한 전기적 특성 측정 방법 및 파라미터 추출 기법이 제안되어 왔다. 그러나 아직까지 측정 과정에서 발생하는 오차 및 소자 간 변동성을 완전히 제어할 수 있는 보편적 측정법은 확립되지 않은 상태이며, 이로 인해 실제 특성보다 과대 혹은 과소평가된 측정값이 보고되어 연구 결과 간의 해석 상 혼동을 초래하고 있다. 따라서 각 측정법의 장단점을 명확히 이해하고, 이를 바탕으로 측정 과정에서 발생할 수 있는 오차를 최소화하는 노력이 필요하다. 나아가, 기존 측정법의 한계를 극복하고 정확도와 재현성을 개선할 수 있는 새로운 측정 기법의 개발은 2차원 반도체 소자의 성능 향상과 상용화를 위한 중요한 과제로 남아 있다. 본 논문에서 종합적으로 고찰한 2차원 반도체의 전기적 특성 평가를 위한 주요 측정 방법과 파라미터 추출 기법, 그리고 파라미터 기술 시 고려해야 할 사항들을 통해, 2차원 반도체 연구의 신뢰성 및 정확성 향상에 기여하고, 향후 기존 방법의 개선 방향에 대한 활발한 연구가 이어질 것으로 기대한다.
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